| 单词 | 专用集成电路CAT技术 |
| 释义 | 【专用集成电路CAT技术】 ASIC是20世纪80年代VLSI发展过程中的产物，是为了某种专门用途而把多种通用的IC集成在一起的芯片。它具有功耗小、工作速度快的优点。ASIC的特点是生产批量小、周期短，通常芯片的生命期短的只有3～5a。目前，工艺水平提高较快，版图设计的CAD发展得比较成熟；芯片的寄存器传输级到逻辑级设计自动化研究有了突破性的进展。由于IC设计和工艺技术的进步，80年代发展的ASIC已能把通用的IC以及ROM、RAM等功能块集成在一起，形成一个超大规模的复杂系统。对ASIC测试开发的研究，主要包括探索和研究新的、更有效的测试码生成方法，发展电路的可测性设计技术，以及实现测试开发自动化等方面。 传统的测试生成方法，是以门级固定型单故障检测为基础的，并以此开发出以确定性测试生成和故障模拟为手段的数字电路测试生成系统。80年代初，在D算法的基础上研究出了速度更快、效率更高的PODEM算法和FAN算法。测试生成系统中的故障模拟工具大都采用并发故障模拟算法，90年代又研究出更有效、速度更快的故障模拟算法。在国外，这种测试生成系统已开发成商用软件，成为IC－CAD软件系统中的一个组成部分。中国自行研制的IC－CAD软件“三级系统”中，也开发了类似的测试生成软件。这种测试生成系统对于电路规模在5千门以下的组合逻辑电路进行测试，生成效果很好。但有局限性，对时序逻辑电路进行测试生成、系统中确定性测试生成部分的算法还不成熟。另外，该系统是针对门级固定型单故障进行测试生成的，没有考虑在MOS电路中实际存在的开路故障和短路故障的情况。该系统难以解决VLSI的测试生成问题，其原因是：(1)芯片的引脚不可能随着电路规模的不断变大而大量增加，芯片内部大量的结点都是不可及的，很难从芯片外部引脚控制或观测它们的逻辑状态，难以达到较高的故障覆盖率。(2)VLSI的规模大，电路结构复杂，需要处理的数据量极其大，这将大大增加测试生成的时间和费用，甚至达到不能容忍的地步。通过改进门级测试生成的算法和使用运算速度更高的计算机的手段来提高测试生成速度，其效果是有限的，跟不上VLSI发展的需要。对于结构复杂的VLSI芯片，这种测试生成系统显得无能为力。对于VLSI芯片，特别是包含微处理器的芯片，已提出在功能级上进行测试生成的方法，而不是局限于门级。最初的功能测试是对某一种微处理器芯片的测试进行专门的设计，没有考虑通用的微处理器的模型和任何确定的故障模型，这种测试方法缺乏通用性。80年代研究并提出了寄存器传输级上的微处理器的通用图论模型，把微处理器模型转化为系统图(S图)，微处理器指令集都作为测试生成过程中的参数，并建立功能故障模型。微处理器的功能及功能故障用硬件描述语言(HDL)描述，功能测试的测试码从HDL生成。对功能测试生成方法的研究是作为解决VLSI测试问题的手段之一。设计和测试相结合，实行可测性电路设计，被认为是解决VLSI芯片测试难题的主要途径。80年代对可测性技术的研究取得了较大的进展，已成为研究的热点。目前已研究出并得到应用的可测性设计方法可归为3类：一是针对某种产品采用特定的方法；二是改进电路的结构，以提高电路的可测性，典型的方法有电平敏化扫描设计(LSSD)和扫描通路技术等；三是内建自测试(BIST)对于微处理器控制的一类芯片，把测试码写入微处理器的存贮单元中，对芯片中其它模块进行测试，或在芯片中引入BILBO寄存器进行自测试。BILBO寄存器在对芯片中各功能块进行测试时，可用作伪随机数发生器或特征分析器。在用可测性设计方法设计的电路中，“可扫描的”触发器比通常的触发器复杂，延迟时间也比通常的长。这意味着芯片中需要增加额外的逻辑单元，会使面积增大，工作速度会由于延迟时间增加而降低。在测试状态下，由于芯片中“可扫描的”触发器连成较长的扫描链，即移位寄存器，输入测试向量和输出电路响应所需的时钟脉冲大大增加，因而增加了测试时间，降低了测试效率。80年代末提出了部分扫描的可测性设计方法，其思想是只把电路中一部分触发器更换成“可扫描的”触发器。在设计电路时，用测试生成系统对设计出的电路进行测试生成，对于结构复杂的时序电路，第一次进行测试生成达到的故障覆盖率不会高。为了提高故障覆盖率，对不能检测的故障进行分析，确定电路中哪些部位需要修改，把通常的触发器更换成“可扫描的”触发器，以改善这些部位的可测性。对电路结构修改以后，再对修改后的电路进行测试生成、分析、修改，如此进行下去，直到获得满意的故障覆盖率。可测性设计自动化的基础是逻辑设计自动化。80年代一些发达国家都着手研制自动逻辑综合工具。进入90年代，由于开发了用以描述电路结构和行为的甚高速硬件描述语言VHDL，使自动逻辑综合的CAD开发工作有了突破性的进展。目前已能实现从寄存器传输级到逻辑门级的自动逻辑综合，这促使了电路可测性设计自动化的发展。研究开发的电路自动逻辑综合CAD软件系统包括两部分：一是把VHDL描述翻译成电路的网表，即把电路的寄存器传输级描述转换成门级描述，这是电路的逻辑综合。二是将门级电路优化，目标是缩小芯片面积和提高电路的工作速度。把电路可测性设计理论和方法融合到电路自动逻辑综合的CAD工具中，实现电路可测性设计的自动化，是一项很有发展前途的研究工作。对ASIC测试开发要求周期短、成本低。采取的研究策略，是把ASIC的测试和设计紧密地联系起来，从而形成了一系列新观点、新思想。第一，测试工作贯穿于ASIC及复杂电子系统的整个生命期；第二，电路的可测性设计和测试生成工作要在ASIC设计的早期进行；第三，电路的模拟和测试集成于同一个软件系统。这些观点分述如下：按照传统的观点，整个检验工作按阶段划分为两个部分。一是在设计阶段的检验称为设计验证，其中又分为许多层次，包括行为级、寄存器传输级、功能块级、逻辑门级、电路级以及版图级的验证。二是在工艺制造过程以后的检验称为测试，其中又分为两个阶段，即对原型的测试和对成品的测试，它们分别被称为中间测试和成品测试。然而，为了强调这两个阶段检验的统一性，又提出了广交的测试概念，它概括了数字系统在整个生命期中的检错工作。根据这种测试概念，设计阶段的检错称为验证测试，它包括各个层次上验证测试。在工艺制造过程以后的检错，包括参数测试和功能测试，称为硬件测试，其中又有中间测试和成品测试之分。在ASIC装入一个大的电子系统投入运行以后，还有维修测试，用于大系统的故障定位及修理。广义测试概念反映出各个阶段的检错有着紧密的内在联系。传统的观点之所以把检错划分为验证和测试两类工作，其原因有两个，一是处理的对象不同，它们分别为软模型和实物；二是所用的工具不同，前者在版图级以上各个层次的验证采用模拟器，版图验证则需要其它专门工具。而对实物的测试则用自动测试设备，或称自动测试系统。但是，它们之间还存在共同性。从处理对象来看，贯穿于电路模型和ASIC实物的，是电路行为和功能。另外，在对电路模型进行验证时，所考虑的是针对某一个复杂的数字系统应该给予模拟器什么样的输入信号(或称激励)，才能从模拟器的输出响应中得到证明，该数字系统的设计是正确的。显然，这里所需要的输入信号及其预期的输出响应正是通常所称的测试码。从这个意义上讲，对软模型的设计验证和对实物的测试又是统一的，应当按照广义的测试概念，把测试工作看作贯穿于ASIC及复杂电子系统的整个生命期。对已设计好的VLSI进行测试生成，难度大、费用高。为此，通常应将测试码生成的工作放在设计过程中，而且在设计工作早期就要考虑测试问题。ASIC设计的早期工作安排的次序大致如下：(1)行为级设计和寄存器传输级设计。需要编写设计说明书，将其设计思想用高级语言以及硬件描述语言(HDL)表示出来，即完全地、准确地描述所设计电器的功能。(2)用高层次的模拟来验证寄存器传输级的设计。通过模拟找出设计中的问题，以便及时修改。(3)对电路结构进行挑选及试验。根据设计的要求设计电路，其结果并不是唯一解，需要根据电路的实时性能、设计成本以及其它因素，对各种可能实现的电路结构进行试验和比较，予以选择。(4)可测性设计和测试码生成。这项工作应放在逻辑综合开始之前，因为逻辑综合工作量很大，成本很高，如果有了测试码，就可以在逻辑综合以前及以后及时作验证测试，及时纠正错误，避免返工。另外，这里所指的测试是电路的功能测试(go／no go test)，并不涉及故障诊断或定位，可以不依赖于门级逻辑电路的结构。这就为在电路设计过程早期生成测试码提供了可能性。ASIC生产技术的一个发展趋势，是电路的模拟和功能测试的软件集成在一起，构成一个软件系统，系统中各个软件共享一个数据库。电路模拟与测试集成化软件的一个突出的优点，是便于把人机交互的模拟查错的方法用于ASIC的中间测试，即对原型的测试。这种中间测试需要通过人机交互，利用跟踪和断点策略来进行故障定位，其目的是为设计排错。为了使模拟与硬件测试连起来，除了需用硬件描述语言(HDL)将电路的结构输入集成化的软件系统外，还需用模拟激励语言SAL将模拟所需的激励信号输入该系统。SAL不仅能支持测试码的描述，而且能支持人机交互测试和人机交互模拟，可以非常有效地使模拟和测试协调起来。典型的模拟与测试集成化的软件系统，是美国NCR公司开发的设计测试，它能妥善地解决ASIC验片和测试问题。软件系统功能包括：产生测试码，并通过逻辑模拟对ASIC作全面的验证测试；自动将模拟的结果与设计所要求的功能相比较；将模拟所用的输入激励转换为自动测试系统中所需输入向量的数据格式。系统包括Workshee(工作单)、Wisil(一种与工作站无关的模拟输入语言)、高层次模拟、低层次模拟、验证等部分。设计者可用系统中的Worksheet来建立设计、图形、定时和测试信息的数据库。数据库为系统中的Wisil及验证所共享，并在这些组成部分之间提供一致性的界面。Wisil可被设计者用以确定所设计的ASIC的模拟输入激励以及预期模拟输出。验证则通过系统中的验证程序以判断被测电路的功能是否与预期的功能相符，并输出测试向量供下一工序硬件测试时作输入向量。针对ASIC的功能测试生成方法的研究受到比较多的重视，可望形成一系列行之有效的测试码生成方法。有两种典型的、发展中的方法。一种是从硬件描述语言HDL生成测试码，这种测试生成方法的核心是S算法。在该算法中，先采用一种成熟的寄存器传输(RT)语言建立RT级故障模型以及故障收缩的分析方法，以分析RT级故障之间的关系，然后用RT级的符号处理技术导出测试码。另一种是层次式的测试生成方法。在VLSI设计工作中，层次式的设计方法可以大大减小计算的复杂性，因而是一种行之有效的方法。在VLSI测试开发工作中，层次式的测试生成方法虽然尚未很成熟，但由于它是一项很有发展前途的研究工作而受到关注。自动生成测试程序既能大大缩短测试程序开发时间，降低成本，又能实现测试程序结构的标准化和规范化，这对ASIC的测试开发具有十分重要的意义。在80年代，对测试程序自动生成的研究已经取得很大成果，已经有测试程序自动生成的商品化软件出现。今后，对它的研究仍将是IC－CAT领域中的一个热点。ASIC测试开发研究是制约ASIC发展速度的重要因素之一。随着ASIC的不断发展，未来的10年将是ASIC测试大发展的时代。(上海交通大学LSI研究所林争辉、秦建业、刘泽坚撰) |
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